กระบวนการ 7 นาโนเมตร

จากวิกิพีเดีย สารานุกรมเสรี
ข้ามไปที่การนำทาง ข้ามไปที่การค้นหา

ในการผลิตเซมิคอนดักเตอร์ที่เทคโนโลยี Roadmap ระหว่างประเทศเพื่อการอุปกรณ์กึ่งตัวนำกำหนดนาโนเมตรกระบวนการเป็นMOSFET โหนดเทคโนโลยีต่อไปนี้นาโนเมตร 10โหนด มันใช้เทคโนโลยีFinFET (fin field-effect transistor) ซึ่งเป็นเทคโนโลยี MOSFET แบบหลายเกท

บริษัท Taiwan Semiconductor Manufacturing Company ( TSMC ) เริ่มผลิตชิปหน่วยความจำSRAM 256 Mbit โดยใช้กระบวนการ 7nm ที่เรียกว่า N7 ในเดือนมิถุนายน 2016 [1]ก่อนที่Samsungจะเริ่มการผลิตจำนวนมากในกระบวนการผลิตขนาด 7 nm ที่เรียกว่าอุปกรณ์ 7LPP ในปี 2018 [2]ครั้งแรก โปรเซสเซอร์โมบายล์ 7 nm หลักสำหรับตลาดมวลชนApple A12 Bionicเปิดตัวในงาน Apple กันยายน 2018 [3]แม้ว่าHuaweiจะประกาศโปรเซสเซอร์ 7 nm ของตัวเองก่อน Apple A12 Bionic แต่Kirin 980เมื่อวันที่ 31 สิงหาคม 2018 Apple A12 Bionic ได้เปิดตัวสู่สาธารณะ ใช้งานในตลาดมวลชนสำหรับผู้บริโภคก่อน Kirin 980 ชิปทั้งสองผลิตโดย TSMC [4]

AMD ได้เปิดตัวโปรเซสเซอร์ " Rome " (EPYC 2) สำหรับเซิร์ฟเวอร์และศูนย์ข้อมูล ซึ่งใช้ โหนดN7 ของ TSMC [5]และมีคุณลักษณะสูงสุด 64 คอร์และ 128 เธรด พวกเขายังได้เปิดตัวโปรเซสเซอร์เดสก์ท็อปสำหรับผู้บริโภค " Matisse " ที่มีมากถึง 16 คอร์และ 32 เธรด อย่างไรก็ตาม ดาย I/O บนโมดูลมัลติชิปของกรุงโรม(MCM) ถูกประดิษฐ์ขึ้นด้วยกระบวนการ14 นาโนเมตร (14 แรงม้า) ของGlobalFoundriesในขณะที่ดาย I/O ของ Matisse ใช้กระบวนการ12 นาโนเมตรของGlobalFoundries (12LP+) Radeon RX 5000ชุดยังขึ้นอยู่กับกระบวนการ N7 ของ TSMC

อย่างไรก็ตาม ตั้งแต่ปีพ.ศ. 2552 "โหนด" ได้กลายเป็นชื่อทางการค้าเพื่อวัตถุประสงค์ทางการตลาด[6]ซึ่งบ่งชี้ถึงเทคโนโลยีกระบวนการยุคใหม่ โดยไม่เกี่ยวข้องกับความยาวของเกต ระยะพิทช์โลหะ หรือระยะพิทช์เกต [7] [8] [9] TSMC และซัมซุง 10 นาโนเมตร (10 LPE) กระบวนการที่ไหนสักแห่งระหว่างอินเทล 14 นาโนเมตรและ 10 นาโนเมตรกระบวนการในความหนาแน่นของทรานซิสเตอร์ ความหนาแน่นของทรานซิสเตอร์ (จำนวนทรานซิสเตอร์ต่อตารางมิลลิเมตร) มีความสำคัญมากกว่าขนาดทรานซิสเตอร์ เนื่องจากทรานซิสเตอร์ที่มีขนาดเล็กกว่าไม่ได้หมายถึงประสิทธิภาพที่ดีขึ้นอีกต่อไป หรือการเพิ่มจำนวนทรานซิสเตอร์

ประวัติ

การสาธิตเทคโนโลยี

MOSFETขนาด 7 นาโนเมตรได้รับการสาธิตครั้งแรกโดยนักวิจัยในช่วงต้นทศวรรษ 2000 ในปี 2545 ทีมวิจัยของIBMซึ่งรวมถึง Bruce Doris, Omer Dokumaci, Meikei Ieong และ Anda Mocuta ได้สร้าง MOSFET แบบซิลิคอนบนฉนวน (SOI) ขนาด 6 นาโนเมตร [10] [11]ในปี 2546 ทีมวิจัยของNECนำโดย Hitoshi Wakabayashi และ Shigeharu Yamagami ได้ประดิษฐ์MOSFET ขนาด 5 นาโนเมตร [12] [13]

ในเดือนกรกฎาคมปี 2015 ไอบีเอ็มประกาศว่าพวกเขาได้สร้างทรานซิสเตอร์ทำงานครั้งแรกกับ 7 เทคโนโลยีนาโนเมตรโดยใช้ซิลิคอนเจอร์เมเนียมกระบวนการ [14] [15] [16] [17]

ในเดือนมิถุนายน 2559 TSMCได้ผลิตเซลล์หน่วยความจำSRAM 256 Mbit ที่กระบวนการ 7 นาโนเมตร[1]ด้วยพื้นที่เซลล์ 0.027 ตารางไมโครเมตร (550 F 2 ) [ การสะกดคำ? ]ด้วยผลตอบแทนจากการผลิตที่มีความเสี่ยงพอสมควร [18]

คาดว่าการค้าและเทคโนโลยี

ในเดือนเมษายน 2559 TSMC ประกาศว่าการผลิตทดลองขนาด 7 nm จะเริ่มในครึ่งแรกของปี 2560 [19]ในเดือนเมษายน 2560 TSMC เริ่มเสี่ยงในการผลิตชิปหน่วยความจำ SRAM 256 Mbit โดยใช้กระบวนการ 7 nm (N7FF+) [1]ด้วยการพิมพ์หินอัลตราไวโอเลตสุดขีด (EUV) [20]แผนการผลิตขนาด 7 นาโนเมตรของ TSMC เมื่อต้นปี 2560 จะใช้การพิมพ์หินแบบจุ่มอัลตราไวโอเลตลึก (DUV) ในขั้นต้นบนโหนดกระบวนการนี้ (N7FF) และเปลี่ยนจากความเสี่ยงเป็นการผลิตเชิงพาณิชย์จากไตรมาสที่ 2 ปี 2560 เป็นไตรมาสที่ 2 ปี 2561 นอกจากนี้ การผลิต 7 nm (N7FF+) รุ่นที่ใหม่กว่ามีการวางแผนให้ใช้รูปแบบหลายแบบของ EUV และจะมีการเปลี่ยนจากความเสี่ยงเป็นการผลิตในปริมาณมากระหว่างปี 2018 ถึง 2019 [21]

ในเดือนกันยายน 2559 GlobalFoundriesประกาศการผลิตทดลองในช่วงครึ่งหลังของปี 2560 และเสี่ยงต่อการผลิตในต้นปี 2561 โดยชิปทดสอบกำลังทำงานอยู่ [22]

ในเดือนกุมภาพันธ์ 2560 Intel ได้ประกาศ Fab 42 ในเมืองแชนด์เลอร์ รัฐแอริโซนาจะผลิตไมโครโปรเซสเซอร์โดยใช้กระบวนการผลิตขนาด 7 นาโนเมตร (Intel 4 [23] ) [24]บริษัทไม่ได้เผยแพร่ค่าใดๆ ที่คาดไว้สำหรับความยาวของคุณลักษณะที่โหนดกระบวนการนี้

ในเดือนเมษายน 2018 TSMC ประกาศการผลิตชิปขนาด 7 นาโนเมตร (CLN7FF, N7) ในเดือนมิถุนายน 2561 บริษัทได้ประกาศเพิ่มการผลิตจำนวนมาก [2]

ในเดือนพฤษภาคม 2561 ซัมซุงประกาศผลิตชิป 7 นาโนเมตร (7LPP) ในปีนี้ ASML Holding NV เป็นซัพพลายเออร์หลักของเครื่องพิมพ์หิน EUV [25]

ในเดือนสิงหาคม 2018 GlobalFoundries ประกาศว่าจะหยุดการพัฒนาชิปขนาด 7 นาโนเมตร โดยอ้างราคา (26)

เมื่อวันที่ 28 ตุลาคม 2018 Samsung ได้ประกาศว่ากระบวนการ 7 nm รุ่นที่สอง (7LPP) ของพวกเขาเข้าสู่การผลิตที่มีความเสี่ยงและควรเข้าสู่การผลิตจำนวนมากในปี 2019

เมื่อวันที่ 17 มกราคม 2019 สำหรับการเรียกผลประกอบการไตรมาสที่ 4 ปี 2018 TSMC กล่าวว่าลูกค้าที่แตกต่างกันจะมี "รสชาติที่แตกต่างกัน" ของรุ่นที่สอง 7 นาโนเมตร [27]

เมื่อวันที่ 16 เมษายน 2019 TSMC ได้ประกาศกระบวนการ 6 นาโนเมตรที่เรียกว่า (CLN6FF, N6) ซึ่งคาดว่าจะอยู่ในผลิตภัณฑ์มวลรวมตั้งแต่ปี 2564 [28] N6 ใช้ EUVL สูงสุด 5 ชั้น เทียบกับ 4 ชั้นใน กระบวนการ N7+ [29]

เมื่อวันที่ 28 กรกฎาคม 2019 TSMC ได้ประกาศกระบวนการเจนเนอเรชั่น 7 นาโนเมตรที่สองที่เรียกว่า N7P ซึ่งใช้ DUV เช่นเดียวกับกระบวนการ N7 [30]เนื่องจาก N7P เข้ากันได้กับ IP อย่างสมบูรณ์กับ 7 nm ดั้งเดิม ในขณะที่ N7+ (ซึ่งใช้ EUV) ไม่ใช่ N7+ (ประกาศก่อนหน้านี้ว่า '7 nm+') จึงเป็นกระบวนการที่แยกจาก '7 nm' N6 ('6 nm') ซึ่งเป็นกระบวนการที่ใช้ EUV อีกรูปแบบหนึ่งได้รับการวางแผนว่าจะเปิดตัวช้ากว่ากระบวนการ 5 นาโนเมตร (N5) ของ TSMC ด้วยซ้ำ โดยสามารถใช้งานร่วมกับ IP ได้กับ N7 ในการเรียกผลประกอบการไตรมาสที่ 1 ปี 2019 TSMC ย้ำคำชี้แจงประจำไตรมาสที่ 4 ปี 2018 [27]ว่า N7+ จะสร้างรายได้น้อยกว่า 1 พันล้านดอลลาร์ TWD ในปี 2019 [31]

เมื่อวันที่ 5 ตุลาคม 2019 AMD ได้ประกาศแผนงานEPYCซึ่งมีชิปของมิลานที่สร้างขึ้นโดยใช้กระบวนการ N7+ ของ TSMC (32)

เมื่อวันที่ 7 ตุลาคม 2019 TSMC ประกาศว่าพวกเขาเริ่มส่งมอบผลิตภัณฑ์ N7+ ออกสู่ตลาดในปริมาณมาก [33]

เมื่อวันที่ 26 กรกฎาคม พ.ศ. 2564 Intel ได้ประกาศแผนงานการผลิตใหม่ โดยเปลี่ยนชื่อโหนดกระบวนการในอนาคตทั้งหมด [23] Enhanced SuperFin 10 nm ของ Intel (10ESF) ของ Intel ซึ่งเทียบเท่ากับกระบวนการ N7 ของ TSMC โดยประมาณ ตอนนี้จะเรียกว่า Intel 7 ในขณะที่กระบวนการ 7 nm ก่อนหน้านี้จะเรียกว่า Intel 4 [23] [34]ซึ่งหมายความว่า ว่าโปรเซสเซอร์ตัวแรกของพวกเขาที่ใช้ 7 nm ใหม่จะเริ่มจัดส่งภายในครึ่งหลังของปี 2021 ก่อนหน้านี้ Intel ประกาศว่าพวกเขาจะเปิดตัวโปรเซสเซอร์ 7 nm ในปี 2023 [35]

การค้าเทคโนโลยี

ในเดือนมิถุนายน 2018 AMD ได้ประกาศเปิดตัว GPU 7 nm Radeon Instinctในช่วงครึ่งหลังของปี 2018 [36]ในเดือนสิงหาคม 2018 บริษัทได้ยืนยันการเปิดตัวของ GPU [37]

เมื่อวันที่ 21 สิงหาคม 2018 Huawei ได้ประกาศHiSilicon Kirin 980 SoC เพื่อใช้ในHuawei Mate 20 และ Mate 20 Pro ที่สร้างขึ้นโดยใช้กระบวนการ 7 nm (N7) ของ TSMC

เมื่อวันที่ 12 กันยายน 2018 Apple ได้ประกาศชิปA12 Bionic ที่ใช้ในiPhone XSและiPhone XR ที่สร้างขึ้นโดยใช้กระบวนการ 7 nm (N7) ของ TSMC โปรเซสเซอร์ A12 กลายเป็นชิป 7 นาโนเมตรตัวแรกสำหรับตลาดมวลชนเมื่อเปิดตัวก่อน Huawei Mate 20 [38] [39]ในวันที่ 30 ตุลาคม 2018 Apple ได้ประกาศชิปA12X Bionic ที่ใช้ในiPad Pro ที่สร้างขึ้นโดยใช้ 7 nm ของ TSMC ( N7) กระบวนการ[40]

เมื่อวันที่ 4 ธันวาคม 2018 Qualcomm ได้ประกาศSnapdragon 855 และ 8cx ที่สร้างขึ้นโดยใช้กระบวนการ 7 nm (N7) ของ TSMC [41]ผลิตภัณฑ์มวลรวมกลุ่มแรกที่มี Snapdragon 855 คือ Lenovo Z5 Pro GT ซึ่งประกาศเมื่อวันที่ 18 ธันวาคม 2018 [42]

เมื่อวันที่ 29 พฤษภาคม 2019 MediaTek ได้ประกาศ 5G SoC ที่สร้างขึ้นโดยใช้กระบวนการ TSMC 7 nm [43]

เมื่อวันที่ 7 กรกฎาคม 2019 AMD ได้เปิดตัวหน่วยประมวลผลกลางซีรีย์Ryzen 3000 อย่างเป็นทางการโดยใช้กระบวนการ TSMC 7 nm และZen 2 microarchitecture

เมื่อวันที่ 6 สิงหาคม 2019 Samsung ได้ประกาศ Exynos 9825 SoC ซึ่งเป็นชิปตัวแรกที่สร้างขึ้นโดยใช้กระบวนการ 7LPP Exynos 9825 เป็นชิปตลาดมวลแรกที่สร้างขึ้นมีEUVL [44]

เมื่อวันที่ 6 กันยายน 2019 Huawei ได้ประกาศHiSilicon Kirin 990 4G และ 990 5G SoC ที่สร้างขึ้นโดยใช้กระบวนการ N7 และ N7+ ของ TSMC [45]

เมื่อวันที่ 10 กันยายน 2019 Apple ได้ประกาศชิปA13 Bionic ที่ใช้ในiPhone 11และiPhone 11 Pro ที่สร้างขึ้นโดยใช้กระบวนการ N7P เจนเนอเรชั่น 2 ของ TSMC [46]

การผลิต 7 นาโนเมตร (โหนด N7) คิดเป็น 36% ของรายได้ของ TSMC ในไตรมาสที่สองของปี 2020 [47]

เมื่อวันที่ 17 สิงหาคม 2020 IBM ได้ประกาศโปรเซสเซอร์IBM Power 10 [46]

เมื่อวันที่ 26 กรกฎาคม พ.ศ. 2564 Intel ประกาศว่าโปรเซสเซอร์Alder Lakeของพวกเขาจะผลิตโดยใช้กระบวนการ Intel 7 ใหม่ซึ่งก่อนหน้านี้รู้จักกันในชื่อ 10ESF [23]โปรเซสเซอร์เหล่านี้จะเปิดตัวในช่วงครึ่งหลังของปี 2564 ก่อนหน้านี้ บริษัท ยืนยัน 7 นาโนเมตรซึ่งปัจจุบันเรียกว่า Intel 4 [23]ตระกูลไมโครโปรเซสเซอร์ชื่อ Meteor Lake ที่จะวางจำหน่ายในปี 2566 [48] [49]

ความยากลำบากในการสร้างรูปแบบ 7 นาโนเมตร

ปัญหาการแบ่งระดับเสียง รูปแบบการกัดหินที่ต่อเนื่องกันอาจมีข้อผิดพลาดในการซ้อนทับเช่นเดียวกับข้อผิดพลาดของซีดีจากการเปิดเผยที่แตกต่างกัน
ปัญหารูปแบบ Spacer การจัดรูปแบบตัวเว้นวรรคมีการควบคุมซีดีที่ดีเยี่ยมสำหรับคุณลักษณะที่สร้างรูปแบบโดยตัวเว้นวรรคโดยตรง แต่ช่องว่างระหว่างตัวเว้นวรรคอาจแบ่งออกเป็นกลุ่มแกนและช่องว่าง
ข้อผิดพลาดในการซ้อนทับส่งผลกระทบต่อการตัดเส้น ข้อผิดพลาดของการวางซ้อนในการเปิดรูเจาะอาจทำให้ปลายเส้นบิดเบี้ยว (บน) หรือละเมิดต่อเส้นที่อยู่ติดกัน (ด้านล่าง)
ปัญหาการกำหนดรูปแบบ EUV แบบสองแถบ ในการพิมพ์หิน EUV คุณลักษณะคู่หนึ่งอาจไม่มีทั้งสองคุณลักษณะอยู่ในโฟกัสในเวลาเดียวกัน อันหนึ่งจะมีขนาดแตกต่างจากอีกอันหนึ่ง และทั้งคู่ก็จะเปลี่ยนโฟกัสต่างกันด้วย
ความน่าจะเป็นของความล้มเหลวสุ่ม 7nm EUV คุณสมบัติ 7nm คาดว่าจะมีความกว้างประมาณ 20 นาโนเมตร น่าจะเป็นของความล้มเหลว EUV สุ่มสูงวัดได้สำหรับยาที่ใช้กันทั่วไปในวันที่ 30 mJ / ซม. 2

โหนดหล่อนาโนเมตร 7 คาดว่าจะใช้ประโยชน์ใด ๆ หรือการรวมกันของเทคโนโลยีเลียนแบบต่อไปนี้: แยกสนาม , การเลียนแบบตัวเองสอดคล้องและEUV พิมพ์หิน เทคโนโลยีเหล่านี้แต่ละอย่างมีความท้าทายที่สำคัญในการควบคุมมิติวิกฤต (CD) ตลอดจนการจัดวางรูปแบบ ซึ่งทั้งหมดเกี่ยวข้องกับคุณลักษณะที่อยู่ใกล้เคียง

การแบ่งระยะ

การแยกระดับเสียงเกี่ยวข้องกับคุณสมบัติการแยกที่อยู่ชิดกันเกินไปบนมาสก์ที่แตกต่างกัน ซึ่งถูกเปิดเผยอย่างต่อเนื่อง ตามด้วยการประมวลผลแบบกัดหิน เนื่องจากการใช้การรับแสงที่แตกต่างกัน จึงมีความเสี่ยงที่จะเกิดข้อผิดพลาดในการซ้อนทับระหว่างภาพทั้งสอง รวมทั้งแผ่นซีดีที่แตกต่างกันซึ่งเป็นผลมาจากการรับแสงที่แตกต่างกัน

ลวดลายสเปเซอร์

การกำหนดรูปแบบตัวเว้นวรรคเกี่ยวข้องกับการวางเลเยอร์ลงบนคุณลักษณะที่มีรูปแบบไว้ล่วงหน้า จากนั้นจึงแกะสลักกลับเพื่อสร้างตัวเว้นระยะที่ด้านข้างของคุณลักษณะเหล่านั้น ซึ่งเรียกว่าคุณลักษณะหลัก หลังจากลบคุณสมบัติหลักแล้ว ตัวเว้นวรรคจะถูกใช้เป็นหน้ากากกัดเพื่อกำหนดร่องลึกในเลเยอร์พื้นฐาน แม้ว่าการควบคุมแผ่นซีดีแบบเว้นวรรคโดยทั่วไปจะดีเยี่ยม ซีดีร่องลึกอาจตกอยู่ในกลุ่มประชากรหนึ่งในสองกลุ่ม เนื่องจากมีความเป็นไปได้สองประการที่จะอยู่ในตำแหน่งที่มีคุณลักษณะหลักตั้งอยู่หรือในช่องว่างที่เหลือ สิ่งนี้เรียกว่า[50]โดยทั่วไป pitch = core CD + gap CD + 2 * spacer CD แต่ไม่รับประกันว่า core CD = gap CD สำหรับFEOLคุณลักษณะเช่นเกตหรือการแยกพื้นที่ใช้งาน (เช่น ครีบ) แผ่นซีดีร่องลึกไม่สำคัญเท่ากับแผ่นซีดีที่กำหนดโดยตัวเว้นวรรค ซึ่งในกรณีนี้ การวางรูปแบบตัวเว้นวรรคเป็นวิธีที่นิยมใช้ในการสร้างรูปแบบ

เมื่อใช้รูปแบบสี่เท่าแบบจัดแนวตัวเอง (SAQP) จะมีตัวเว้นระยะตัวที่สองที่ใช้แทนที่อันแรก ในกรณีนี้ คอร์ซีดีจะถูกแทนที่ด้วยคอร์ซีดี - 2* ซีดีตัวแบ่งที่ 2 และช่องว่างซีดีจะถูกแทนที่ด้วยช่องว่างซีดี - 2 * 2 แผ่นซีดีเว้นวรรค ดังนั้น ขนาดของคุณลักษณะบางอย่างถูกกำหนดอย่างเคร่งครัดโดยซีดีตัวแบ่งส่วนที่สอง ในขณะที่ขนาดคุณลักษณะที่เหลือถูกกำหนดโดยซีดีหลัก ระยะพิทช์หลัก และซีดีตัวเว้นวรรคที่หนึ่งและที่สอง แกนซีดีและระยะพิทช์หลักถูกกำหนดโดยการพิมพ์หินแบบธรรมดา ในขณะที่ซีดีตัวเว้นวรรคนั้นไม่ขึ้นกับการพิมพ์หิน ที่จริงคาดว่ารูปแบบนี้จะมีความแตกต่างน้อยกว่าการแบ่งระดับเสียง โดยที่การเปิดรับแสงเพิ่มเติมจะกำหนดซีดีของตัวเอง ทั้งโดยตรงและผ่านการซ้อนทับ

เส้นที่กำหนดโดยตัวเว้นวรรคยังต้องตัด จุดตัดอาจเปลี่ยนไปเมื่อเปิดรับแสง ส่งผลให้ปลายเส้นบิดเบี้ยวหรือบุกรุกเข้าไปในเส้นที่อยู่ติดกัน

litho-etch-litho-etch (SALELE) ที่ปรับแนวตัวเองได้ถูกนำมาใช้สำหรับรูปแบบ 7nm BEOL [51]

การพิมพ์หิน EUV

ภาพพิมพ์หินอัลตราไวโอเลตสุดขั้ว (หรือที่เรียกว่าEUVหรือEUVL ) มีความสามารถในการแก้ไขลักษณะเฉพาะที่ต่ำกว่า 20 นาโนเมตรในรูปแบบการพิมพ์หินทั่วไป อย่างไรก็ตาม ลักษณะการสะท้อนแสง 3 มิติของหน้ากาก EUV ส่งผลให้เกิดความผิดปกติใหม่ในการถ่ายภาพ สิ่งที่น่ารำคาญอย่างหนึ่งคือเอฟเฟกต์แบบสองแถบ ซึ่งฟีเจอร์ที่มีรูปทรงแท่งเหมือนกันจะไม่โฟกัสเหมือนกัน คุณลักษณะหนึ่งโดยพื้นฐานแล้วจะอยู่ใน 'เงา' ของอีกคุณลักษณะหนึ่ง ดังนั้น คุณสมบัติทั้งสองโดยทั่วไปจะมีซีดีที่แตกต่างกันซึ่งจะเปลี่ยนผ่านการโฟกัส และคุณสมบัติเหล่านี้ยังเปลี่ยนตำแหน่งผ่านการโฟกัสด้วย [52] [53] [54] เอฟเฟกต์นี้อาจคล้ายกับสิ่งที่อาจพบกับการแยกระดับเสียง ปัญหาที่เกี่ยวข้องกันคือความแตกต่างของการโฟกัสที่ดีที่สุดระหว่างคุณลักษณะต่างๆ ของสำนวนการขายที่ต่างกัน[55]

EUV ยังมีปัญหาเกี่ยวกับการพิมพ์คุณสมบัติทั้งหมดในกลุ่มประชากรจำนวนมากได้อย่างน่าเชื่อถือ ผู้ติดต่อบางรายอาจขาดหายไปอย่างสมบูรณ์หรือมีการต่อสาย สิ่งเหล่านี้เรียกว่าความล้มเหลวในการพิมพ์สุ่ม [56] [57]ระดับข้อบกพร่องอยู่ในคำสั่งของ 1K / มม2 [58]

ช่องว่างระหว่างหัวจรดปลายนั้นควบคุมได้ยากสำหรับ EUV ส่วนใหญ่เนื่องมาจากข้อจำกัดด้านแสง [59]แนะนำให้ใช้ช่องเปิดแยกต่างหากสำหรับเส้นตัด

มีการใช้มาสก์ Phase Shift แบบลดทอนในการผลิตสำหรับโหนด90 นาโนเมตรสำหรับหน้าต่างโฟกัสที่เพียงพอสำหรับการติดต่อกับความยาวคลื่นเลเซอร์ ArF (193 นาโนเมตร) โดยพลการ[60] [61]ในขณะที่การปรับปรุงความละเอียดนี้ไม่มีให้สำหรับ EUV [62] [63]

ในการประชุม EUV Lithography ของ SPIE ในปี 2021 ลูกค้าของ TSMC ได้รายงานมาว่าอัตราผลตอบแทนจากการสัมผัส EUV นั้นเทียบได้กับผลตอบแทนจากการแช่หลายรูปแบบ [64]

เปรียบเทียบกับโหนดก่อนหน้า

เนื่องจากความท้าทายเหล่านี้ 7 นาโนเมตรทำให้เกิดปัญหาด้านรูปแบบที่ไม่เคยมีมาก่อนในส่วนหลังของบรรทัด (BEOL) โหนดโรงหล่อที่มีปริมาณสูงและอายุยืนก่อนหน้านี้ (Samsung 10 นาโนเมตร, TSMC 16 นาโนเมตร) ใช้การแยกพิทช์สำหรับชั้นโลหะพิตช์ที่แคบกว่า [65] [66] [67]

รอบเวลา: แช่เทียบกับ EUV

กระบวนการ การแช่ (≥ 275 WPH) [68] EUV (1500 เวเฟอร์/วัน) [69]
ชั้นเดียวที่มีลวดลาย:
เสร็จสิ้น 1 วันโดยการแช่
6000 แผ่น/วัน 1500 เวเฟอร์/วัน
ชั้นลวดลายสองชั้น:
เสร็จสิ้น 2 วันโดยการแช่
6000 เวเฟอร์/2 วัน 3000 เวเฟอร์/2 วัน
ชั้นลวดลายสามชั้น:
เสร็จสิ้น 3 วันโดยการแช่
เวเฟอร์ 6000/3 วัน 4500 เวเฟอร์/3 วัน
Quad -patterned layer:
4 วันโดย Immersion
6000 เวเฟอร์/4 วัน 6000 เวเฟอร์/4 วัน

เนื่องจากปัจจุบันเครื่องมือการแช่ทำงานเร็วขึ้น การทำ Multipatterning ส่วนใหญ่จึงยังคงถูกใช้ในเลเยอร์ส่วนใหญ่ สำหรับเลเยอร์ที่ต้องการการแช่แบบ Quad-patterning ปริมาณงานของเลเยอร์ที่เสร็จสมบูรณ์โดย EUV นั้นเทียบได้ ในเลเยอร์อื่น การแช่จะได้ผลมากกว่าเมื่อทำเลเยอร์ให้เสร็จ แม้จะใช้หลายแพทเทิร์นก็ตาม

การจัดการกฎการออกแบบ 7 นาโนเมตรในการผลิตจำนวนมาก

ลวดลายโลหะขนาด 7 นาโนเมตรที่ TSMC ใช้งานอยู่ในปัจจุบันนั้นเกี่ยวข้องกับเส้นที่มีการจัดวางแนวคู่ (SADP) ด้วยตัวเองโดยมีการตัดแทรกภายในเซลล์บนมาสก์ที่แยกจากกันตามความจำเป็นเพื่อลดความสูงของเซลล์ [70]อย่างไรก็ตาม รูปแบบสี่เหลี่ยมที่จัดแนวตัวเอง (SAQP) ถูกใช้เพื่อสร้างครีบ ซึ่งเป็นปัจจัยที่สำคัญที่สุดต่อประสิทธิภาพการทำงาน [71]การตรวจสอบกฎการออกแบบยังอนุญาตให้หลีกเลี่ยงการใช้รูปแบบหลายรูปแบบ และจัดให้มีช่องว่างเพียงพอสำหรับการตัดที่ต้องการเพียงหน้ากากตัดเดียวเท่านั้น [71]

โหนดกระบวนการ 7 นาโนเมตรและข้อเสนอกระบวนการ

การตั้งชื่อโหนดกระบวนการโดยผู้ผลิตรายใหญ่หลายราย (TSMC, SMIC, Intel, Samsung, GlobalFoundries) นั้นมาจากการตลาดบางส่วนและไม่เกี่ยวข้องโดยตรงกับระยะทางที่วัดได้บนชิป ตัวอย่างเช่น โหนด 7 นาโนเมตรของ TSMC มีความคล้ายคลึงกันในมิติที่สำคัญบางขนาด โหนด 10 นาโนเมตรของ Intel (ดูความหนาแน่นของทรานซิสเตอร์ ระยะพิทช์เกต และพิตช์โลหะในตารางต่อไปนี้) อย่างไรก็ตาม ในปี 2560 การแข่งขันทางเทคโนโลยีที่มีความหนาแน่นมากที่สุดยังคงแข่งขันกันระหว่างผู้เล่นหลัก โดย TSMC, Samsung และ Intel ล้วนดำรงตำแหน่งผู้นำระหว่างปี 2559 ถึง 2560 เมื่อวัดจากขนาดฟีเจอร์ที่เล็กที่สุดบนชิป[72] [73]

เนื่องจากการนำ EUV ไปใช้ที่ 7 นาโนเมตรยังคงมีจำกัด การทำหลายรูปแบบจึงยังคงมีบทบาทสำคัญในต้นทุนและผลตอบแทน EUV เพิ่มข้อควรพิจารณาเพิ่มเติม ความละเอียดสำหรับเลเยอร์ที่สำคัญที่สุดยังคงถูกกำหนดโดยการทำแพทเทิร์นหลายแบบ ตัวอย่างเช่น สำหรับ 7 นาโนเมตรของซัมซุง แม้จะมีเลเยอร์พิทช์ 36 นาโนเมตรที่มีลวดลายเดียวของ EUV เลเยอร์พิทช์ 44 นาโนเมตรก็ยังคงมีลวดลายสี่เท่า [74]

โหนดกระบวนการ 7 นาโนเมตรและข้อเสนอกระบวนการ
ทีเอสเอ็มซี N7FF [75] ซัมซุง 7LPP [76] [77] Intel 7 [23] (ก่อนหน้านี้ 10ESF) TSMC N7P (รุ่นที่ 2 7 นาโนเมตร) [30] TSMC N7FF+ [78] TSMC N6 Intel 4 [23] (ก่อนหน้านี้ 7 นาโนเมตร) SMIC N+1 (>7nm) SMIC N+2 (7นาโนเมตร) SMIC 7nm EUV
ความหนาแน่นของทรานซิสเตอร์ (MTr/mm 2 ) 96.5 [79] 95.3 (7LPE) [80]
81.07 (57PP)
85.57 (54PP) [81]
100.76 [82] เช่นเดียวกับ N7FF 113.9 [79] 114.2 [28] ~200 [23] ไม่รู้จัก ไม่รู้จัก
ขนาดบิตเซลล์ SRAM 0.027 ไมครอน2 [83] 0.0262 ไมครอน2 [83] 0.0312 ไมครอน2 เช่นเดียวกับ N7FF ไม่รู้จัก ไม่รู้จัก ไม่รู้จัก ไม่รู้จัก ไม่รู้จัก ไม่รู้จัก
พิทช์เกตทรานซิสเตอร์ 54 นาโนเมตร 54 นาโนเมตร 54 นาโนเมตร เช่นเดียวกับ N7FF ไม่รู้จัก ไม่รู้จัก ไม่รู้จัก ไม่รู้จัก ไม่รู้จัก ไม่รู้จัก
ทรานซิสเตอร์ Fin Pitch ไม่รู้จัก 27 นาโนเมตร 34 นาโนเมตร เช่นเดียวกับ N7FF ไม่รู้จัก ไม่รู้จัก ไม่รู้จัก ไม่รู้จัก ไม่รู้จัก ไม่รู้จัก
ความสูงของครีบทรานซิสเตอร์ ไม่รู้จัก ไม่รู้จัก 53 นาโนเมตร ไม่รู้จัก ไม่รู้จัก ไม่รู้จัก ไม่รู้จัก ไม่รู้จัก ไม่รู้จัก ไม่รู้จัก
ระยะพิทช์ (โลหะ) ขั้นต่ำ 40 นาโนเมตร 46 นาโนเมตร 36 นาโนเมตร เช่นเดียวกับ N7FF < 40 นาโนเมตร ไม่รู้จัก ไม่รู้จัก ไม่รู้จัก ไม่รู้จัก ไม่รู้จัก
การนำ EUV ไปใช้ ไม่มี ใช้รูปแบบสี่เหลี่ยมที่จัดแนวตัวเอง ( SAQP ) แทน โลหะพิทช์ 36 นาโนเมตร; [74]
20% ของชุดเลเยอร์ทั้งหมด
ไม่มี. ที่พึ่งSAQPอย่างหนัก ไม่มี 4 ชั้น 5 ชั้น ไม่รู้จัก ไม่มี ไม่มี ใช่ (หลังจาก N+2)
เอาต์พุตเวเฟอร์จำกัด EUV ไม่มี 1500 แผ่น/วัน[69] ไม่มี ไม่มี ~ 1,000 แผ่น/วัน[84] ไม่รู้จัก ไม่รู้จัก ไม่รู้จัก ไม่รู้จัก ไม่รู้จัก
Multipatterning
(มาสก์≥ 2 บนเลเยอร์)
Fins
Gate
Contacts/vias (quad-patterned) [85]
ชั้นโลหะต่ำสุด 10 ชั้น
Fins
Gate
Vias (ลวดลายคู่) [86]
โลหะ 1 (ลวดลายสามสี) [86]
โลหะพิทช์ขนาด 44 นาโนเมตร (ลวดลายสี่เหลี่ยมจตุรัส) [74]
เช่นเดียวกับ 7FF เช่นเดียวกับ 7FF โดยมีการลดชั้น EUV 4 ชั้น เช่นเดียวกับ 7FF โดยมีการลดชั้น EUV 5 ชั้น ไม่รู้จัก มัลติแพทเทิร์นด้วย DUV มัลติแพทเทิร์นด้วย DUV ไม่รู้จัก
สถานะการเปิดตัว 2017 ความเสี่ยงการผลิต
2018 การผลิต[1]
การผลิตปี 2018 ปริมาณการผลิตในปี 2564 การผลิต 2019 2018 ความเสี่ยงของการผลิต[1]
2019 การผลิต
การผลิตปี 2020 2023 การผลิต เมษายน 2564 ความเสี่ยงในการผลิต ต.ค. 2564 การผลิตจำนวนมาก ปลายปี 2564 การผลิตที่มีความเสี่ยง, การผลิตจำนวนมากในปี 2565 เลื่อนออกไปเนื่องจากการคว่ำบาตรของสหรัฐฯ

กระบวนการ 7 นาโนเมตร 7LP (ประสิทธิภาพชั้นนำ) ของ GlobalFoundries จะให้ประสิทธิภาพที่สูงขึ้น 40% หรือพลังงานที่ต่ำกว่า 60% + ด้วยการปรับขนาดความหนาแน่น 2x และด้วยต้นทุนต่อแม่พิมพ์ที่ต่ำกว่า 30-45+% สำหรับกระบวนการ 14 นาโนเมตร Contacted Poly Pitch (CPP) จะเป็น 56 nm และขั้นต่ำ Metal Pitch (MMP) จะเป็น 40 nm ซึ่งผลิตด้วย Self-Aligned Double Patterning (SADP) เซลล์ SRAM 6T จะมีขนาด 0.269 ตารางไมครอน GlobalFoundries วางแผนที่จะใช้ EUV lithography ในที่สุดในกระบวนการปรับปรุงที่เรียกว่า 7LP+ [87] GlobalFoundries ได้หยุดการผลิตทั้งหมด 7 นาโนเมตรและนอกเหนือจากการพัฒนากระบวนการในภายหลัง[88]

กระบวนการ 7 nm ใหม่ของ Intel ซึ่งก่อนหน้านี้รู้จักกันในชื่อ 10ESF นั้นใช้โหนด 10 nm ก่อนหน้า โหนดจะมีเพิ่มขึ้น 10-15% ในประสิทธิภาพต่อวัตต์ ในขณะเดียวกัน กระบวนการ 7 นาโนเมตรแบบเก่าซึ่งปัจจุบันเรียกว่า 4 นาโนเมตร คาดว่าจะเปิดตัวในปี พ.ศ. 2566 [89]มีการเปิดเผยรายละเอียดเล็กน้อยเกี่ยวกับโหนด4 นาโนเมตรต่อสาธารณะ แม้ว่าความหนาแน่นของทรานซิสเตอร์จะอยู่ที่ประมาณอย่างน้อย 202 ล้านทรานซิสเตอร์ต่อ ตารางมิลลิเมตร [23] [90]ในปี 2020 Intel กำลังประสบปัญหากับกระบวนการ 7 nm (Intel 4) จนถึงขั้นเอาท์ซอร์สการผลิต GPU Ponte Vecchio [91] [92]

อ้างอิง

  1. ^ อี "7nm เทคโนโลยี" ทีเอสเอ็มซี. สืบค้นเมื่อ30 มิถุนายน 2019 .
  2. ^ a b TSMC เพิ่มการผลิตชิป 7nm Monica Chen, Hsinchu; Jessie Shen, DIGITIMES วันศุกร์ที่ 22 มิถุนายน 2018
  3. ^ "แอปเปิ้ลไบโอนิค A12 CPU สำหรับ iPhone XS ใหม่เป็นหน้าของอุตสาหกรรมที่จะย้ายไปชิป 7nm ผลิตเทคโนโลยี" CNET . 12 กันยายน 2561 . สืบค้นเมื่อ16 กันยายน 2018 .
  4. ^ "แอปเปิ้ล A12 ไบโอนิคเป็นชิปมาร์ทโฟน 7 นาโนเมตรครั้งแรก" Engadget . สืบค้นเมื่อ20 กันยายน 2018 .
  5. ^ สมิธ ไรอัน (26 กรกฎาคม 2018) "เอเอ็มดี 'โรม' EPYC ซีพียูจะเป็นค์ชันโดย TSMC" อานันท์เทค . สืบค้นเมื่อ18 มิถุนายน 2019 .
  6. ^ "ไม่มีนาโนเมตรอีกต่อไป – EEJournal" . 23 กรกฎาคม 2563
  7. ^ Shukla, Priyank "ประวัติโดยย่อของวิวัฒนาการโหนดกระบวนการ" . design-reuse.com สืบค้นเมื่อ9 กรกฎาคม 2019 .
  8. ^ ฮ รุสกา, โจเอล. "14nm, 7nm, 5nm: วิธีต่ำ CMOS สามารถไปมันขึ้นอยู่ถ้าคุณถามวิศวกรหรือนักเศรษฐศาสตร์ ..." เอ็กซ์ตรีมเทค
  9. ^ "Exclusive: Is Intel จริงๆเริ่มที่จะสูญเสียตะกั่วกระบวนการ Node 7nm กำหนดให้เป็นอิสระใน 2022?" wccftech.com 10 กันยายน 2559
  10. ^ "ไอบีเอ็มอ้างทรานซิสเตอร์ซิลิคอนเล็กที่สุดในโลก - TheINQUIRER" Theinquirer.net . 9 ธันวาคม 2545 เก็บถาวรจากต้นฉบับเมื่อ 31 พฤษภาคม 2554 . สืบค้นเมื่อ7 ธันวาคม 2017 .CS1 maint: unfit URL (link)
  11. ^ ดอริส, บรูซ B .; Dokumaci, Omer H.; Ieong, Meikei K.; โมคูตา อันดา; จาง, หญิง; Kanarsky, โทมัสเอส.; รอย, RA (ธันวาคม 2545). "การปรับขนาดสูงสุดด้วย MOSFET Si channel ที่บางเฉียบ" ย่อยอาหาร. การประชุมอุปกรณ์อิเล็กตรอนระหว่างประเทศ : 267–270. ดอย : 10.1109/IEDM.2002.1175829 . ISBN 0-7803-7462-2. S2CID  10151651 .
  12. ^ "NEC ทดสอบ-ผลิตทรานซิสเตอร์ที่เล็กที่สุดในโลก" . ห้องสมุดฟรี. com สืบค้นเมื่อ7 ธันวาคม 2017 .
  13. ^ Wakabayashi, ฮิโตชิ; ยามากามิ, ชิเงฮารุ; อิเคซาวะ, โนบุยูกิ; โอกุระ, อัตสึชิ; นาริฮิโระ, มิทสึรุ; อาราย, ก.; Ochiai, Y.; ทาเคอุจิ, K.; ยามาโมโตะ, ต.; Mogami, T. (ธันวาคม 2546). "อุปกรณ์ CMOS ระนาบขนาดใหญ่ 10 นาโนเมตรโดยใช้การควบคุมทางแยกด้านข้าง" IEEE International Electron Devices Meeting 2003 : 20.7.1–20.7.3. ดอย : 10.1109/IEDM.2003.1269446 . ISBN 0-7803-7872-5. S2CID  2100267 .
  14. ^ ดิกแนน, แลร์รี่. "ไอบีเอ็มวิจัยสร้างหน่วยประมวลผล 7nm การทำงาน" ซีดีเน็ต .
  15. ^ มาร์คอฟฟ์, จอห์น (9 กรกฎาคม 2558). "เวอร์ชันไอบีเอ็มเปิดเผยการทำงานของชิปมากความจุสูงกว่า" เดอะนิวยอร์กไทม์ส .
  16. ^ "นอกเหนือจากซิลิกอน: ไอบีเอ็มเปิดตัวชิป 7nm แรกของโลก - Ars Technica" arstechnica.com .
  17. ^ "เจ็ดก้าวหน้าสำหรับนอกเหนือ 7nm ชิป" บล็อกวิจัยของไอบีเอ็ม 27 กุมภาพันธ์ 2017
  18. ^ ช้าง เจ.; เฉิน Y.; จัน, ว.; ซิงห์ เอสพี; เฉิง, เอช.; Fujiwara, H.; หลิน เจ.; หลิน, ก.; ฮุง เจ.; ลีอาร์.; Liao, H. (กุมภาพันธ์ 2017). "12.1 7nm 256Mb SRAM ใน hi-k เทคโนโลยี FinFET โลหะประตูกับการเขียนช่วยวงจรสำหรับการใช้งานต่ำ VMIN" 2017 การประชุมวงจรโซลิดสเตตนานาชาติ IEEE (ISSCC) : 206–207 ดอย : 10.1109/ISSCC.2017.7870333 . S2CID 19930825 . 
  19. ^ แพริช, เควิน (20 เมษายน 2559). "ระวังอินเทลและซัมซุง: TSMC เป็นเกียร์ขึ้นสำหรับการประมวลผล 7 นาโนเมตรที่มีการผลิตการทดลอง" www.digitaltrends.com .
  20. ^ "TSMC Tips 7+, 12, 22nm Nodes | EE Times" . EETimes สืบค้นเมื่อ17 มีนาคม 2017 .
  21. ^ Shilov, Anton (5 พฤษภาคม 2017), "Samsung และ TSMC Roadmaps: เพิ่ม 8 และ 6 nm, ดูที่ 22ULP และ 12FFC" , www.anandtech.com , p. 2
  22. ^ "GLOBALFOUNDRIES เพื่อนำเสนอเทคโนโลยี FinFET ขนาด 7 นาโนเมตรที่เป็นผู้นำในอุตสาหกรรม" (ข่าวประชาสัมพันธ์) 15 กันยายน 2559 . สืบค้นเมื่อ8 เมษายน 2017 .
  23. ^ Cutress ดรเอียน "แผนงานกระบวนการของ Intel จนถึงปี 2025: ด้วย 4nm, 3nm, 20A และ 18A?!" . www.anandtech.com . ที่ดึงกรกฏาคม 27, 2021
  24. ^ "Intel รองรับอเมริกันนวัตกรรมด้วย $ 7 พันล้านบาทเงินลงทุนใน Next-Generation โรงงานเซมิคอนดักเตอร์ในรัฐแอริโซนา" Intel ห้องข่าว
  25. ^ https://www.bloomberg.com/news/articles/2018-05-22/samsung-says-new-7-nanometer-chip-production-starting-this-yearซัมซุงกล่าวว่าการผลิตชิป 7 นาโนเมตรใหม่เริ่มต้นนี้ ปี
  26. ^ https://www.engadget.com/2018/08/28/global-foundries-stops-7-nanometer-chip-production/ผู้ผลิตชิปรายใหญ่ของ AMD จะไม่ผลิตชิปรุ่นต่อไปอีกต่อไป
  27. ^ a b Q4 2018 บันทึกการโทรเพื่อรับผลกำไร TSMC, 17 มกราคม 2019
  28. ^ a b Schor, David (16 เมษายน 2019). "TSMC ประกาศกระบวนการ 6 นาโนเมตร" . วิกิชิปฟิวส์. สืบค้นเมื่อ31 พฤษภาคม 2019 .
  29. ^ ชิลอฟ, แอนทอน. "TSMC: 7nm ส่วนใหญ่ลูกค้าจะเปลี่ยนไป 6nm" anandtech.com . สืบค้นเมื่อ31 พฤษภาคม 2019 .
  30. ^ a b Schor, David (28 กรกฎาคม 2019). "TSMC พูด 7nm, 5nm ผลผลิตและ Next-Gen 5G และ HPC บรรจุภัณฑ์" วิกิชิปฟิวส์. สืบค้นเมื่อ13 กันยายน 2019 .
  31. ^ CC Wei, TSMC Q1 2019 การเรียกรับรายได้ (18 เมษายน)
  32. ^ "เอเอ็มดีในจานเซนที่ 3 และ 4 เซนสถาปัตยกรรม, มิลานและเจนัว Roadmap" ทอม ฮาร์ดแวร์ . 5 ตุลาคม 2562 . สืบค้นเมื่อ8 ตุลาคม 2019 .
  33. ^ "เทคโนโลยี N7+ ของ TSMC เป็นกระบวนการ EUV แรกในการส่งมอบผลิตภัณฑ์ของลูกค้าสู่ตลาดในปริมาณมาก | Planet 3DNow!" (ในภาษาเยอรมัน) . สืบค้นเมื่อ8 ตุลาคม 2019 .
  34. ^ https://download.intel.com/newsroom/2021/client-computing/accelerating-process-innovation.pdf
  35. ^ "Ctrl + Alt + Delete: ทำไมคุณควรจะตื่นเต้นสำหรับการประมวลผลของ Intel 7nm" ความคิดเห็นที่เชื่อถือได้ 27 มีนาคม 2564 . สืบค้นเมื่อ30 มีนาคม 2021 .
  36. ^ "ผลักดันขอบเขตสำหรับซีพียูและ GPU, AMD โชว์ความเป็นผู้นำผลิตภัณฑ์ Ryzen, Radeon และ EPYC แห่งอนาคตที่งาน Computex 2018" (ข่าวประชาสัมพันธ์) 5 มิถุนายน 2561
  37. ^ มาร์ติน ดีแลน (23 สิงหาคม 2018) "เอเอ็มดี CTO: 'เราไปทั้งหมดใน' On ซีพียู 7nm" ซีอาร์เอ็น .
  38. ^ "แอปเปิ้ลประกาศ 'iPhone Xs' และ 'iPhone Xs แม็กซ์' ด้วยสีทองได้เร็วขึ้นใบหน้า ID, และอื่น ๆ"
  39. ^ "แอปเปิ้ลเปิดตัว 7nm A12 ไบโอนิค CPU สำหรับ iPhone XS" ทอม ฮาร์ดแวร์ . 12 กันยายน 2561 . สืบค้นเมื่อ12 กันยายน 2018 .
  40. ^ "แอปเปิ้ลเดินผ่าน Ars โปร iPad ระบบ A12X บนชิป" อาส เทคนิค. สืบค้นเมื่อ18 พฤศจิกายน 2018 .
  41. ^ คัตเตอร์, เอียน. "วอลคอมม์ประชุมสุดยอดเทควันที่ 1: การประกาศความร่วมมือ 5G และ Snapdragon 855" anandtech.com . สืบค้นเมื่อ31 พฤษภาคม 2019 .
  42. ^ ฟ รูมูซานู, อังเดร. "Lenovo รุ่นแรกสู่โทรศัพท์ Snapdragon 855 พร้อมประกาศ Z5 Pro GT" . anandtech.com . สืบค้นเมื่อ31 พฤษภาคม 2019 .
  43. ^ มีเดียเทค "มีเดียเทค 5G" . i.mediatek.com . สืบค้นเมื่อ31 พฤษภาคม 2019 .
  44. ^ "ซัมซุงประกาศ Exynos 9825 ก่อนที่จะมี Galaxy Note 10 เปิดตัว" XDA นักพัฒนา 7 สิงหาคม 2562 . สืบค้นเมื่อ13 กันยายน 2019 .
  45. ^ คัทเดรส, ดร.เอียน. "หัวเว่ยประกาศ Kirin 990 และ 990 Kirin 5G: คู่วิธี SoC แบบบูรณาการของโมเด็ม 5G" anandtech.com . สืบค้นเมื่อ13 กันยายน 2019 .
  46. ^ "ไอบีเอ็มเผย Next-Generation IBM POWER10 ประมวลผล" newsroom.ibm.com . 17 สิงหาคม 2563 . สืบค้นเมื่อ17 สิงหาคม 2020 .
  47. ^ "TSMC Plots คอร์สก้าวร้าวสำหรับ 3nm พิมพ์หินและอื่น ๆ - ExtremeTech"
  48. ^ "ซีอีโอของอินเทลประกาศ 'IDM 2.0' กลยุทธ์สำหรับการผลิตนวัตกรรม"
  49. ^ "Intel Unleashed: วิศวกรรมแห่งอนาคต (เล่นซ้ำ)" .
  50. ^ MJ Maslow และคณะ Proc. สไป 10587, 1058704 (2018)
  51. ^ SALELE Double Patterning สำหรับโหนด 7nm และ 5nm
  52. ^ "การประชุมเชิงปฏิบัติการ IMEC EUVL 2018" (PDF) .
  53. ^ Y. Nakajima et al., EUVL Symposium 2007, ซัปโปโร
  54. ^ L. de Winter และคณะ Proc. SPIE 9661, 96610A (2015)
  55. ^ M. Burkhardt และ A. Raghunathan, Proc. SPIE 9422, 94220X (2015)
  56. ^ P. De Bisschop และ E. Hendrickx, Proc. สไป 10583, 105831K (2018)
  57. ^ "EUV ของ Stochastic หุบเขาแห่งความตาย" ลิงค์อิน .คอม
  58. ^ S. Lariviere et al., พร สไป 10583, 105830U (2018)
  59. ^ E. van Setten และคณะ Proc. SPIE 9661. 96610G (2015).
  60. ^ ช. ช้างและคณะ, Proc. สปี 5377, 902 (2004)
  61. ^ T. Devoivre et al., MTDT 2002.
  62. ^ เอส. Yu และคณะ, Proc. SPIE 8679, 86791L (2013)
  63. ^ A. Erdmann และคณะ Proc. สไป 10583, 1058312 (2018)
  64. ^ Qi Li และคณะ Proc. SPIE 11609, 116090V (2021)
  65. ^ จอง สุขา; อาน JH; ปัง วายเอส; ยุน วายเอส; ชอย JY; คิม วายซี; แป๊ก, เซาท์เวลส์; อาห์น เซาท์เวสต์; คิม, BS; เพลง ทีเจ; จุง เจเอช; ทำ JH; ลิม เอสเอ็ม; โช, เอช.-; ลี เจเอช; คิม DW; คัง เอสบี; คู, เจ.-; ควอน, SD; จุง, S.-; Yoon, JS (23 มิถุนายน 2017). "เทคโนโลยี BEOL รุ่นที่ 2 ของ 10nm พร้อมการส่องสว่างที่ดีที่สุดและ LELELELE" 2017 การประชุมวิชาการเกี่ยวกับเทคโนโลยี หน้า T144–T145 ดอย : 10.23919/VLSIT.2017.7998156 . ISBN 978-4-86348-605-8. S2CID  43207918 – ผ่าน IEEE Xplore
  66. ^ "TSMC Symposium: '10nm พร้อมสำหรับการออกแบบเริ่มต้นที่ช่วงเวลานี้' - อุตสาหกรรมข้อมูลเชิงลึก - จังหวะบล็อก - จังหวะชุมชน" community.cadence.com .
  67. ^ วู, S.; หลิน CY; เชียง, เอ็มซี; เหลียว เจเจ; เฉิง JY; ยาง SH; เหลียง, ม.; มิยาชิตะ, ต.; ไจ่, ช.; Hsu, BC; เฉิน HY; ยามาโมโตะ, ต.; ช้าง, SY; ช้าง VS; ช้าง, CH; เฉิน JH; เฉิน HF; ติง เคซี; วู YK; แพน KH; จุ่ย RF; เหยา CH; ช้าง, ประชาสัมพันธ์; Lien, HM; ลี TL; ลี HM; ช้าง, ว.; ช้าง, ต.; เฉิน, ร.; อ๋อ เอ็ม; เฉิน ซีซี; ชิว YH; เฉิน YH; หวาง HC; ลู วายซี; ช้าง CW; ไช่ MH; หลิว ซีซี; เฉิน แคนซัส; คูโอ CC; หลิน HT; จาง เอสเอ็ม; Ku, Y. (23 ธันวาคม 2556). "เทคโนโลยี FinFET CMOS ขนาด 16 นาโนเมตรสำหรับ SoC มือถือและแอพพลิเคชั่นประมวลผล" 2013 ประชุมอุปกรณ์อิเลคตรอนนานาชาติ หน้า 9.1.1–9.1.4. ดอย : 10.1109/IEDM.2013.6724591 . ISBN 978-1-4799-2306-9 – ผ่าน IEEE Xplore
  68. ^ "สินค้าและบริการ - จัดหาอุตสาหกรรมเซมิคอนดักเตอร์" . asml.com
  69. ^ "ซัมซุงลาด 7nm EUV ชิป" EETimes 17 ตุลาคม 2561.
  70. ^ https://en.wikichip.org/wiki/7_nm_lithography_process
  71. ^ a b "A Heuristic Approach to Fix Design Rule Check (DRC) Violations in ASIC Designs @7nm FinFET Technology" . การออกแบบและการใช้ซ้ำ
  72. ^ Merrit, Rick (16 มกราคม 2017), "15 Views from a Silicon Summit" , www.eetimes.com
  73. ^ ฮิลล์ แบรนดอน (28 มีนาคม 2017) "อินเทลรายละเอียด Cannonlake ขั้นสูง 10nm FinFET โหนด, ตะกั่วเรียกร้องเต็มรุ่นเหนือคู่แข่ง" HotHardware
  74. a b c J. Kim et al., Proc. สไป 10962, 1096204 (2019)
  75. ^ IEDM 2016
  76. ^ "VLSI 2018: 2nd Gen 7nm ซัมซุง EUV Goes HVM" 4 สิงหาคม 2561
  77. ^ "ซัมซุงอิเล็กทรอนิกส์เริ่มการผลิตในกระบวนการ LPP EUV ตาม 7nm" news.samsung.com .
  78. ^ "TSMC ไปที่โฟตอนสู่คลาวด์" . EETimes 4 ตุลาคม 2561.
  79. ^ โจนส์ Scotten (3 พฤษภาคม 2019) "TSMC และซัมซุง 5nm เปรียบเทียบ" เซมิวิกิ. สืบค้นเมื่อ30 กรกฎาคม 2019 .
  80. ^ Nenni, แดเนียล (2 มกราคม 2019) "ซัมซุง VS TSMC 7nm Update" เซมิวิกิ. สืบค้นเมื่อ6 กรกฎาคม 2019 .
  81. ^ Schor เดวิด (28 ตุลาคม 2018) "ซัมซุง 7nm รุกผลิตความเสี่ยง Talks Roadmap ขูดหินปูน Boosters และ ARM ระบบนิเวศ" วิกิชิปฟิวส์. สืบค้นเมื่อ31 พฤษภาคม 2019 .
  82. ^ ชอร์ , เดวิด (15 มิถุนายน 2018). "ดูที่ของ Intel 10nm Std ถือเป็น TechInsights รายงานบน i3-8121U พบรูทีเนียม" วิกิชิปฟิวส์. สืบค้นเมื่อ31 พฤษภาคม 2019 .
  83. ^ "VLSI 2018: 2nd Gen 7nm ซัมซุง EUV Goes HVM" วิกิชิปฟิวส์ . 4 สิงหาคม 2561 . สืบค้นเมื่อ31 พฤษภาคม 2019 .
  84. ^ "TSMC ไตรมาสที่ 1 ปี 2018 กำไรหลักฐานการโทร, หน้า 12" (PDF)
  85. ^ เด็กทอม "10 อัพเดทสูงสุดจาก TSMC เทคโนโลยีการประชุมทางวิชาการ Part II"
  86. ^ a b W. C. Jeong et al., VLSI Technology 2017.
  87. ^ https://semiwiki.com/semiconductor-manufacturers/globalfoundries/6879-exclusive-globalfoundries-discloses-7nm-process-detail/
  88. ^ Cutress, แอน Shilov เอียน GlobalFoundries หยุดการพัฒนา 7nm ทั้งหมด: เลือกที่จะมุ่งเน้นไปที่กระบวนการเฉพาะทาง www.anandtech.com . ที่ดึงกรกฏาคม 27, 2021
  89. ^ "Intel: ขออภัย แต่ชิป 7nm ของเราจะล่าช้าไป 2022 2023" PCMAG . ที่ดึงกรกฏาคม 27, 2021
  90. ^ https://en.wikichip.org/wiki/7_nm_lithography_process#Intel
  91. ^ https://www.allaboutcircuits.com/news/intels-7nm-process-six-months-behind-schedule/
  92. ^ https://arstechnica.com/gadgets/2020/07/as-7nm-schedule-continues-slipping-intel-contemplates-3rd-party-fabs/

ลิงค์ภายนอก

นำหน้าด้วย
10 นาโนเมตร
กระบวนการผลิตอุปกรณ์เซมิคอนดักเตอร์MOSFET ประสบความสำเร็จโดย
5 นาโนเมตร