Projeto de rede de energia (IC)

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A camada superior de condutores de metal para este circuito do processador é quase inteiramente usada para distribuição de energia no chip.

No projeto de circuitos integrados , o projeto de rede de energia é a análise e o projeto de redes de condutores no chip que distribuem energia elétrica em um chip. Como em toda engenharia, isso envolve compensações - a rede deve ter desempenho adequado, ser suficientemente confiável, mas não deve usar mais recursos do que o necessário.

Função [ editar ]

A rede de distribuição de energia distribui as tensões de energia e terra dos locais dos pads para todos os dispositivos em um projeto. Dimensões reduzidas do dispositivo , frequências de comutação mais rápidas e aumento do consumo de energia em tecnologias submicrométricas profundas fazem com que grandes correntes de comutação fluam nas redes de energia e terra que degradam o desempenho e a confiabilidade. Uma rede de distribuição de energia robusta é essencial para garantir a operação confiável dos circuitos em um chip. A verificação da integridade da fonte de alimentação é uma preocupação crítica em projetos de alto desempenho.


Considerações de design [ editar ]

Devido à resistência das interconexões que constituem a rede, há uma queda de tensão na rede, comumente chamada de queda de IR . O pacote fornece correntes para os blocos da rede elétrica por meio de terminais de pacote em chips wire-bond ou por meio de matrizes de colisão C4 na tecnologia flip chip . Embora a resistência do pacote seja bastante pequena, a indutância dos terminais do pacote é significativa, o que causa uma queda de tensão nos locais das almofadas devido à corrente variável no tempo consumida pelos dispositivos na matriz. Essa queda de tensão é chamada de queda di/dt . Portanto, a tensão vista nos dispositivos é a tensão de alimentação menos a queda de IR e a queda di/dt.

Quedas excessivas de tensão na rede elétrica reduzem as velocidades de comutação e as margens de ruído dos circuitos, além de injetar ruídos que podem levar a falhas funcionais . Altas densidades de corrente médias levam ao desgaste indesejável dos fios metálicos devido à eletromigração (EM). Portanto, o desafio no projeto de uma rede de distribuição de energia é obter uma excelente regulação de tensão nos pontos de consumo, apesar das grandes flutuações na demanda de energia no chip, e construir tal rede usando uma área mínima das camadas metálicas. Esses problemas são proeminentes em chips de alto desempenho, como microprocessadores, uma vez que grandes quantidades de energia devem ser distribuídas através de uma hierarquia de muitas camadas de metal. Uma rede de distribuição de energia robusta é vital para atender às garantias de desempenho e garantir uma operação confiável.

Capacitância entre redes de distribuição de energia e terra, referidas como capacitores de desacoplamento ou decaps, atua como armazenamento de carga local e é útil para mitigar a queda de tensão nos pontos de alimentação. A capacitância parasita entre os fios metálicos das linhas de alimentação, a capacitância do dispositivo dos dispositivos sem comutação e a capacitância entre o poço N e o substrato ocorrem como capacitância de desacoplamento implícita em uma rede de distribuição de energia. Infelizmente, essa capacitância de desacoplamento implícita às vezes não é suficiente para restringir a queda de tensão dentro de limites seguros e os projetistas geralmente precisam adicionar estruturas de capacitância de desacoplamento explícitas intencionais na matriz em locais estratégicos. Essas capacitâncias de desacoplamento explicitamente adicionadas não são livres e aumentam a área e o consumo de energia de fuga do chip. Resistência de interconexão parasita , capacitância de desacoplamento e pacote/interconexãoindutância formam um circuito RLC complexo que tem sua própria frequência de ressonância. Se a frequência de ressonância estiver próxima da frequência de operação do projeto, grandes quedas de tensão podem se desenvolver na rede.

O cerne do problema no projeto de uma rede elétrica é que existem muitas incógnitas até o final do ciclo de projeto. No entanto, as decisões sobre a estrutura, tamanho e layout da rede elétrica devem ser tomadas em estágios muito iniciais, quando grande parte do design do chip ainda não começou. Infelizmente, a maioria das ferramentas comerciais se concentra na verificação pós-layout da rede elétrica quando todo o projeto do chip está completo e informações detalhadas sobre os parasitas das linhas de energia e terra e as correntes extraídas pelos transistores são conhecidas. Os problemas de rede elétrica revelados neste estágio são geralmente muito difíceis ou caros de corrigir, portanto, as metodologias preferidas ajudam a projetar uma rede elétrica inicial e refiná-la progressivamente em vários estágios de projeto.

Devido ao crescimento no consumo de energia e velocidades de comutação dos microprocessadores modernos de alto desempenho, os efeitos di/dt estão se tornando uma preocupação crescente em projetos de alta velocidade. O clock gating , que é um esquema preferido para gerenciamento de energia de projetos de alto desempenho, pode causar surtos rápidos nas demandas atuais de macro-blocos e aumentar os efeitos di/dt . Os projetistas confiam nas capacitâncias parasitas no chip e nos capacitores de desacoplamento adicionados intencionalmente para neutralizar o di/dtvariações na tensão. Mas é necessário modelar com precisão a indutância e capacitância do pacote e chip e analisar a grade com tais modelos, caso contrário a quantidade de desacoplamento a ser adicionada pode ser subestimada ou superestimada. Também é necessário manter a eficiência da análise mesmo ao incluir esses modelos detalhados.

Análise [ editar ]

Uma questão crítica na análise de redes elétricas é o grande tamanho da rede (normalmente milhões de nós em um microprocessador de última geração). Simular todos os dispositivos não lineares no chip junto com a rede elétrica é computacionalmente inviável. Para tornar o tamanho gerenciável, a simulação é feita em duas etapas. Primeiro, os dispositivos não lineares são simulados assumindo tensões de alimentação perfeitas e as correntes consumidas pelos dispositivos são medidas. Em seguida, esses dispositivos são modelados como fontes independentes de corrente variável no tempo para simular a rede elétrica e as quedas de tensão nos transistores são medidas. Como as quedas de tensão são tipicamente inferiores a 10% da tensão da fonte de alimentação, o erro incorrido ao ignorar a interação entre as correntes do dispositivo e a tensão de alimentação é pequeno. Fazendo essas duas etapas, o problema de análise da rede elétrica se reduz a resolver uma rede linear que ainda é bastante grande. Para reduzir ainda mais o tamanho da rede, podemos explorar a hierarquia nos modelos de distribuição de energia.

As correntes do circuito não são independentes devido às correlações de sinal entre os blocos. Isso é resolvido derivando as entradas para blocos individuais do chip a partir dos resultados da simulação lógica usando um conjunto comum de padrões de entrada para todo o chip. Uma questão importante na análise da rede elétrica é determinar quais devem ser esses padrões de entrada. Para análise de queda de IR, são necessários padrões que produzem correntes instantâneas máximas, enquanto para fins de eletromigração, padrões que produzem grandes correntes sustentadas (médias) são de interesse.

A análise da rede elétrica pode ser classificada em métodos dependentes de vetor de entrada [1] [2] e sem vetor [3]métodos. Os métodos dependentes de padrões de vetor de entrada empregam técnicas de busca para encontrar um conjunto de padrões de entrada que causam a pior queda na grade. Vários métodos têm sido propostos na literatura que usam algoritmos genéticos ou outras técnicas de busca para encontrar vetores ou um padrão de vetores que maximizam a corrente total extraída da rede de alimentação. As abordagens dependentes do padrão de vetor de entrada são computacionalmente intensivas e estão limitadas a blocos de circuito em vez de análise de chip completo. Além disso, essas abordagens são inerentemente otimistas, subestimando a queda de tensão e, assim, deixando alguns dos problemas de ruído de alimentação passarem despercebidos. As abordagens sem vetor, por outro lado, visam calcular um limite superior na queda do pior caso de maneira eficiente. Essas abordagens têm a vantagem de serem rápidas e conservadoras,[4]

A maior parte da literatura sobre análise de redes elétricas trata da questão do cálculo das piores quedas de tensão na rede elétrica. A eletromigração é uma preocupação igualmente séria, mas é atacada com métodos quase idênticos. Em vez da tensão em cada nó, a análise EM resolve a corrente em cada ramo e, em vez de um limite de tensão, há um limite de corrente por fio, dependendo de sua camada e largura.

Outros aplicativos de IC podem usar apenas uma parte dos fluxos mencionados aqui. Um projetista de matriz de portas ou matriz de portas programáveis ​​em campo (FPGA), por exemplo, fará apenas as etapas de projeto, uma vez que o uso detalhado dessas peças não é conhecido quando a fonte de alimentação deve ser projetada. Da mesma forma, um usuário de FPGAs ou matrizes de portas usará apenas a parte de análise, pois o design já está fixo.

Veja também [ editar ]

Referências [ editar ]

  • Manual de Automação de Projeto Eletrônico para Circuitos Integrados , de Lavagno, Martin e Scheffer, ISBN  0-8493-3096-3 Uma pesquisa no campo da automação de projeto eletrônico . Este resumo foi derivado (com permissão) do Vol II, Capítulo 20, Design and Analysis of Power Supply Networks , por David Blaauw, Sanjay Pant, Rajat Chaudhry e Rajendran Panda.