ロジックブロック

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コンピューティングでは、ロジックブロックまたは構成可能ロジックブロック(CLB)は、フィールドプログラマブルゲートアレイ(FPGA)テクノロジの基本的な構成要素です。エンジニアは論理ブロックを構成して、再構成可能 な論理ゲートを提供できます。

ロジックブロックは最も一般的なFPGAアーキテクチャであり、通常はロジックブロックアレイ内に配置されます。ロジックブロックには、I / Oパッド(外部信号とのインターフェイス用)とルーティングチャネル(ロジックブロックの相互接続用)が必要です。

プログラマブルロジックブロックは、David W.PageとLuVerneR。Petersonによって発明され、1985年の特許で定義されています。[1] [2]

アプリケーション

アプリケーション回路は、適切なリソースを備えたFPGAにマッピングする必要があります。必要なロジックブロックとI / Oの数はデザインから簡単に決定できますが、必要なルーティングトラックの数は、同じロジック量のデザイン間でも大幅に異なる場合があります。

たとえば、クロスバースイッチは、同じゲート数のシストリックアレイよりもはるかに多くのルーティングを必要とします。未使用のルーティングトラックは、メリットをもたらさずにパーツのコストを増加させる(そしてパフォーマンスを低下させる)ため、FPGAメーカーは、ルックアップテーブル(LUT)とI / Oの観点から適合するほとんどのデザインができるように、十分なトラックを提供しようとします。ルーティングされます。これは、レントの法則から導き出されたものなどの見積もり、または既存の設計での実験によって決定されます。

FPGAは、プレシリコン検証、ポストシリコン検証、ファームウェア開発などのシステム検証にも広く使用されています。これにより、チップ会社は、チップが工場で製造される前に設計を検証できるため、市場投入までの時間が短縮されます。

アーキテクチャ

論理セルの簡略図

一般に、論理ブロックはいくつかの論理セルで構成されます(各セルは、適応論理モジュール(ALM)、論理要素(LE)、スライスなどと呼ばれます)。一般的なセルは、右に示すように、4入力LUT、全加算器(FA)、およびDタイプフリップフロップ(DFF)で構成されています。この図では、LUTは2つの3入力LUTに分割されています。通常モードでは、これらは左マルチプレクサを介して4入力LUTに結合されます。算術モードでは、それらの出力はFAに供給されます。モードの選択は、中央のマルチプレクサにプログラムされます。図の例では、右側のマルチプレクサのプログラミングに応じて、出力を同期または非同期にすることができます。実際には、スペースを節約するために、FAの全体または一部が関数としてLUTに配置されます。[3] [4] [5]

ロジックブロックには通常、いくつかのALM / LE /スライスが含まれています。ALMとスライスには通常、図の例と同様の2つまたは4つの構造が含まれ、いくつかの共有信号が含まれています。

メーカーは、パフォーマンスの向上を主張して、高性能部品で6入力LUTへの移行を開始しました。[6]

3Dアーキテクチャ

FPGAのサイズと消費電力を削減するために、Tabulaザイリンクスなどのベンダーは新しい3Dまたはスタックアーキテクチャを導入しています。[7] [8] 28 nm 7シリーズFPGAの導入後、ザイリンクスは、これらのFPGA製品ラインの最高密度部品のいくつかが、3D構築用に開発された技術を使用して、1つのパッケージに複数のダイを使用して構築されることを明らかにしました。スタックダイアセンブリ。このテクノロジは、複数(3つまたは4つ)のアクティブなFPGAダイスをシリコンインターポーザー (パッシブ相互接続を伝送する単一のシリコン)に並べてスタックします。[8] [9] マルチダイ構造により、FPGAファブリック自体と非常に高速な28 Gbit / sシリアルトランシーバーの間でプロセス要件が異なるため、FPGAのさまざまな部分をさまざまなプロセステクノロジで作成することもできます。このように構築されたFPGAは、ヘテロジニアスFPGAと呼ばれます。[10]

外部I / O

ロジックブロックのピン位置

クロック信号(および多くの場合、他の高ファンアウト信号)は、通常、商用FPGAの専用ルーティングネットワーク(つまり、グローバルバッファ)を介してルーティングされるため、これらの信号と他の信号は別々に管理されます。

このアーキテクチャ例では、FPGAロジックブロックピンの位置が右側に示されています。

各入力はロジックブロックの片側からアクセスできますが、出力ピンは右側のチャネルとロジックブロックの下のチャネルの両方で配線に接続できます。

各ロジックブロック出力ピンは、それに隣接するチャネルの任意の配線セグメントに接続できます。

同様に、I / Oパッドは、それに隣接するチャネル内の配線セグメントのいずれかに接続できます。たとえば、チップの上部にあるI / Oパッドは、そのすぐ下の水平チャネルのWワイヤ(Wはチャネル幅)のいずれかに接続できます。

ルーティング

通常、FPGAルーティングはセグメント化されていません。つまり、各配線セグメントは、スイッチボックスで終端する前に1つのロジックブロックのみにまたがっています。スイッチボックス内のプログラム可能なスイッチのいくつかをオンにすることにより、より長いパスを構築できます。より高速な相互接続のために、一部のFPGAアーキテクチャは、複数のロジックブロックにまたがるより長いルーティングラインを使用します。

スイッチボックストポロジ

垂直チャネルと水平チャネルが交差するときはいつでも、スイッチボックスがあります。このアーキテクチャでは、ワイヤがスイッチボックスに入ると、隣接するチャネルセグメント内の他の3本のワイヤに接続できるようにする3つのプログラム可能なスイッチがあります。このアーキテクチャで使用されるスイッチのパターンまたはトポロジは、平面またはドメインベースのスイッチボックストポロジです。このスイッチボックストポロジでは、トラック番号1のワイヤは、隣接するチャネルセグメントのトラック番号1のワイヤにのみ接続し、トラック番号2のワイヤは、トラック番号2の他のワイヤにのみ接続します。右の図は、スイッチボックス内の接続を示しています。

通常、すべてのルーティングチャネルの幅(ワイヤ数)は同じです。複数のI / Oパッドは、アレイの1行の高さまたは1列の幅に収まる場合があります。

ハードブロック

最新のFPGAファミリは、上記の機能を拡張して、シリコンに固定されたより高いレベルの機能を含みます。これらの一般的な関数をシリコンに埋め込むと、必要な領域が減り、プリミティブから関数を作成する場合に比べて、これらの関数の速度が向上します。これらの例には、乗算器、汎用DSPブロック、組み込みプロセッサ、高速I / Oロジック、および組み込みメモリが含まれます。

ハイエンドFPGAには、高速マルチギガビットトランシーバーと、プロセッサーコア、イーサネットメディアアクセスコントローラーPCI / PCIExpressなどのハードIPコアを含めることができます。 コントローラ、および外部メモリコントローラ。これらのコアはプログラマブルファブリックと一緒に存在しますが、LUTではなくトランジスタで構築されているため、ASICレベルのパフォーマンスと消費電力を備えながら、大量のファブリックリソースを消費せず、特定用途向けロジック用に多くのファブリックを解放します。マルチギガビットトランシーバーには、LUTから構築できないコンポーネントである高速シリアライザーとデシリアライザーに加えて、高性能のアナログ入力および出力回路も含まれています。FPGAによっては、ラインコーディングなどの高レベルのPHY層機能が、ハードロジックのシリアライザーおよびデシリアライザーと一緒に実装される場合とされない場合があります。

クロック信号

FPGA内に構築された回路のほとんどは、クロック信号を必要とする同期回路です。FPGAには、クロックとリセット専用のグローバルおよびリージョナルルーティングネットワークが含まれているため、最小限のスキューで配信できますFPGAには通常、新しいクロック周波数を合成してジッタを減衰させるためのアナログフェーズロックループおよび/または遅延ロックループコンポーネントが含まれています。複雑な設計では、周波数と位相の関係が異なる複数のクロックを使用でき、それぞれが個別のクロックドメインを形成します。これらのクロック信号は、発振器によってローカルで生成することも、高速シリアルデータストリームから復元することもできます。クロックドメインクロッシングを構築するときは注意が必要です準安定を回避するための回路。FPGAには通常、異なるクロックのデュアルポートRAMとして機能するブロックRAMが含まれており、異なるクロックドメインを接続するFIFOおよびデュアルポートバッファの構築に役立ちます。

も参照してください

参考文献

  1. ^ Google特許検索、「再プログラム可能なPLA」。1983年1月11日提出。1985年4月2日付与。2009年2月5日取得。
  2. ^ Google特許検索、「動的データ再プログラム可能なPLA」。1983年1月11日提出。1985年6月18日付与。2009年2月5日取得。
  3. ^ http://www.altera.com/literature/hb/cyc2/cyc2_cii51002.pdf
  4. ^ 「ドキュメント:Stratix IVデバイス」 (PDF)Altera.com。2008-06-11。2011年9月26日にオリジナル (PDF)からアーカイブされました2013年5月1日取得
  5. ^ http://www.xilinx.com/support/documentation/user_guides/ug070.pdf
  6. ^ http://www.origin.xilinx.com/support/documentation/white_papers/wp245.pdf
  7. ^ ディーンタカハシ、VentureBeat。 Intelの接続は、チップのスタートアップTabulaが1億800万ドルを調達するのに役立った。」2011年5月2日。2011年5月13日取得。
  8. ^ a b ローレンス・ラティフ、インクワイアラー。FPGAメーカーはムーアの法則に勝ると主張しています。」2010年10月27日。2011年5月12日取得。
  9. ^ EDNヨーロッパ。ザイリンクスはスタックダイ3Dパッケージを採用しています。」2010年11月1日。2011年5月12日取得。
  10. ^ http://www.xilinx.com/support/documentation/white_papers/wp380_Stacked_Silicon_Interconnect_Technology.pdf